CENTRO UNIVERSITÁRIO FEI BRUNA CARDOSO PAZ AVALIAÇÃO DA INFLUÊNCIA DA EVOLUÇÃO DAS TECNOLOGIAS DE FABRICAÇÃO DE NANOFIOS TRANSISTORES MOS SOBRE SUAS CARACTERÍSTICAS ELÉTRICAS São Bernardo do Campo 2018 BRUNA CARDOSO PAZ AVALIAÇÃO DA INFLUÊNCIA DA EVOLUÇÃO DAS TECNOLOGIAS DE FABRICAÇÃO DE NANOFIOS TRANSISTORES MOS SOBRE SUAS CARACTERÍSTICAS ELÉTRICAS Tese apresentada ao Centro Universitário FEI, como parte dos requisitos necessários para obtenção do título de Doutora em Engenharia Elétrica. Orientada pelo Prof. Dr. Marcelo Antonio Pavanello. São Bernardo do Campo 2018 Cardoso Paz, Bruna. Avaliação da influência da evolução das tecnologias de fabricação de nanofios transistores MOS sobre suas características elétricas / Bruna Cardoso Paz. São Bernardo do Campo, 2018. 193 f. : il. Tese - Centro Universitário FEI. Orientador: Prof. Dr. Marcelo Antonio Pavanello. 1. Nanofios. 2. Mobilidade. 3. Tensionamento. 4. Desempenho analógico. 5. Influência da temperatura. I. Pavanello, Marcelo Antonio, orient. II. Título. Elaborada pelo sistema de geração automática de ficha catalográfica da FEI com os dados fornecidos pelo(a) autor(a). Versão 2016 APRESENTAÇÃO DE TESE ATA DA BANCA EXAMINADORA Programa de Pós-Graduação Stricto Sensu em Engenharia Elétrica Doutorado PGE-10 Aluno: Bruna Cardoso Paz Matrícula: 515108-9 Título do Trabalho: Avaliação da influência da evolução das tecnologias de fabricação de nanofios transistores MOS sobre suas características elétricas. Área de Concentração: Nanoeletrônica e Circuitos Integrados Orientador: Prof. Dr. Marcelo Antonio Pavanello Data da realização da defesa: 18/05/2018 ORIGINAL ASSINADA Avaliação da Banca Examinadora ______________________________________________________________________________________________________ ______________________________________________________________________________________________________ ______________________________________________________________________________________________________ ______________________________________________________________________________________________________ ______________________________________________________________________________________________________ São Bernardo do Campo, 18 / 05 / 2018. MEMBROS DA BANCA EXAMINADORA Prof. Dr. Marcelo Antonio Pavanello Ass.: _____________________________________ Prof. Dr. Rudolf Theoderich Bühler Ass.: _____________________________________ Prof. Dr. Renato Camargo Giacomini Ass.: _____________________________________ Prof. Dr. André Luiz Perin Ass.: _____________________________________ Prof. Dr. Murilo Araujo Romero Ass.: _____________________________________ A Banca Examinadora acima-assinada atribuiu ao aluno o seguinte: APROVADO REPROVADO Aprovação do Coordenador do Programa de Pós-graduação Prof. Dr. Carlos Eduardo Thomaz VERSÃO FINAL DA TESE ENDOSSO DO ORIENTADOR APÓS A INCLUSÃO DAS RECOMENDAÇÕES DA BANCA EXAMINADORA ________________________________________ A Deus que sempre guiou e iluminou meus passos. À minha família e ao meu afilhado que enchem minha vida de alegria e motivação. AGRADECIMENTOS Primeiramente a Deus por não permitir faltar saúde e tranquilidade para cumprir as tarefas realizadas ao longo deste trabalho. Ao Prof. Dr. Marcelo Antonio Pavanello, que orienta a minha vida acadêmica com empenho e seriedade desde 2010, a quem devo o aprendizado conquistado durante a jornada que se iniciou com a minha primeira iniciação científica. Agradeço imensamente por todas as discussões técnicas e não técnicas, pela confiança, pelo apoio, pela dedicação comigo e com a tese e, finalmente, pela oportunidade de trabalhar com um pesquisador respeitável e admirável. Aos meus pais, minha irmã e minha tia Claudia que sempre estiveram ao meu lado, torceram pelo meu sucesso, me apoiaram em minhas escolhas e me aconselharam nos momentos de dificuldade, visando meu bem estar físico e emocional. Às crianças que completam a minha vida, Daniel e Iara, que me inspiram e motivam a ser uma pessoa melhor e evoluir pessoalmente a cada decisão tomada. Ao Dr. Mikaël Cassé, Dr. Gilles Reimbold e Dr. Olivier Faynot por me acolher e orientar no CEA – Leti durante o ano em que desenvolvi parte deste trabalho na França. Ao Dr. Rodrigo Trevisoli Doria, Dr. Antonio Cerdeira, Dr. Fernando Ávila Herrera e MSc. Allan Molto, com quem tive a oportunidade de trabalhar e colaborar cientificamente. Aos amigos Arianne, Michelly, Rudolf, João, Lígia, Kostas, Ártemis e Douglas com quem compartilhei diversos momentos tanto de alegria e descontração, como de discussões e atividades técnico-científicas. À Fundação de Amparo à Pesquisa do Estado de São Paulo (FAPESP), processos 2015/10491-7 e 2016/06301-0, ao CNPq e ao Centro Universitário da FEI pelo suporte financeiro a este trabalho. “All our dreams can come true, if we have the courage to pursue them.” Walt Disney RESUMO Este trabalho tem por objetivo estudar a influência de diferentes tecnologias de fabricação de nanofios transistores MOS modo inversão (NWs) através da avaliação e comparação de suas características elétricas, obtidas através de medidas experimentais. Simulações numéricas tridimensionais também são utilizadas para auxiliar o entendimento de efeitos físicos observados e validar métodos de extração de parâmetros propostos. Seguindo as evoluções tecnológicas propostas recentemente para a fabricação de NWs, a influência da largura do fin, do tensionamento mecânico e do empilhamento de NWs é verificada, sobretudo, no comportamento analógico e na mobilidade dos portadores. As comparações realizadas permitem apontar a tecnologia que apresenta melhor desempenho para cada conjunto de resultados investigados. Diversos nanofios transistores com a largura do fin desde 9,5nm até 10µm (quasi-planar) são analisados. A influência da largura do fin nos parâmetros analógicos é estudada para NWs não empilhados tipo n e tipo p, com comprimentos de canal de 10µm e 40nm. A mobilidade efetiva é correlacionada com a distorção harmônica de NWs tipo n, para explicar o comportamento dos picos de linearidade com a temperatura e a largura do fin. Melhor linearidade devido ao maior ganho intrínseco de tensão é verificada para NWs estreitos. O efeito da polarização do substrato é estudado em NWs estreitos, em que a mobilidade varia devido à densidade de portadores e à posição da camada de inversão ao longo do fin. NWs tipo n com e sem tensionamento mecânico são comparados através de resultados experimentais de 300K a 10K, em que o comportamento da mobilidade determina a dependência dos parâmetros analógicos com a temperatura. A utilização do tensionamento mecânico uniaxial compressivo através do uso de SiGe em nanofios tipo p se mostra bastante benéfica para a mobilidade com aumentos de até 68% para largura de fin de 20nm e temperatura ambiente. São estudados nanofios SOI tipo p verticalmente empilhados, com espaçadores internos e tensionamento mecânico, com orientações cristalográficas [110] e [100], em função da largura do fin e do comprimento do canal. Procedimentos para extração da espessura efetiva do óxido e da largura do fin são adaptados e validados através de simulações. A mobilidade efetiva total dos NWs empilhados é menor em comparação com NWs não empilhados devido à baixa contribuição do nível GAA e descasamentos da tensão de limiar, conforme investigado através do método proposto para dissociação das mobilidades de baixo campo dos níveis que compõem a estrutura empilhada. Palavras-chave: Nanofios. SOI. Mobilidade. Tecnologias de fabricação. Tensionamento. Empilhamento. Desempenho analógico. Influência da temperatura. ABSTRACT This work aims to study the influence of different fabrication technologies of inversion mode nanowires MOS transistors (NWs) through the evaluation and comparison of their electrical characteristics obtained from experimental measurements. Tridimensional numerical simulations are also used to allow the understanding of observed physical effects and to validate parameters extraction methods proposed in this work. Following the technological evolution of fabrication of NWs recently proposed, the influence of fin width, strain and stacking of nanowires is verified, mainly, over analog behavior and carriers’ mobility. The comparisons performed in this work allow picking the technology that presents the best performance for each parameter analyzed. Several nanowires with fin width as narrow as 9.5nm and up to 10µm (quasi-planar) are analyzed. The fin width influence on the analog parameters is studied for n- and p- type non-stacked NWs with channel lengths of 10µm and 40nm. Effective mobility results are correlated to the harmonic distortion to explain linearity peaks behavior with temperature and fin width. Narrow transistors show improved linearity mainly due to higher intrinsic voltage gain. Back bias influence is studied in narrow NWs, where mobility varies due to carriers’ density and inversion channel position along the fin. Strained and unstrained n-type NWs are compared using experimental results in the temperature range of 300 down to 10K, where mobility behavior is the major responsible for the analog parameters dependence on temperature. Uniaxial compressive strain obtained through SiGe in p-type nanowires shows to be beneficial for mobility, where improvements reach up to 68% for fin width of 20nm at room temperature. Strained vertically stacked p-type SOI nanowires with inner spacers and [110]- and [100]-oriented channels are studied as a function of both fin width and channel length. Procedures to extract the effective oxide thickness and fin width are adapted and validated through tridimensional numerical simulations. Overall effective mobility for stacked NWs is lower in comparison to non- stacked NWs due to small contribution from the top GAA level and threshold voltage mismatches, according to the investigation promoted by the proposed methodology to dissociate the low field mobility contributions from the top and bottom levels that compose the stacked structure. Keywords: Nanowires. SOI. Mobility. Fabrication technologies. Strain. Stacking. Analog performance. Temperature influence. LISTA DE ILUSTRAÇÕES Figura 1 – Perfil transversal de um SOI nMOSFET. ............................................................... 34 Figura 2 – Ilustrações de estruturas CMOS fabricadas em tecnologia MOS convencional (A) e em tecnologia SOI (B). ............................................................................................................. 34 Figura 3 – Perspectiva (A) e vista frontal (B) de um SOI FinFET. .......................................... 38 Figura 4 – Perspectiva (A) e vista frontal (B) de um MOSFET de porta tripla. ...................... 39 Figura 5 – Perspectiva (A) e vista frontal (B) de um MOSFET de porta Ω. ............................ 39 Figura 6 – Perspectiva (A) e vista frontal (B) de um MOSFET de porta circundante. ............ 40 Figura 7 – Esquema de estrutura multi-dedos de MOSFETs de porta tripla com indicações de dimensões notáveis. .................................................................................................................. 41 Figura 8 – Layout de estrutura multi-dedos de MOSFETs de porta tripla (A) e layout de MOSFET planar de porta única (B). ........................................................................................ 41 Figura 9 – Perspectiva de um nanofio transistor GAA de canal vertical. ................................ 42 Figura 10 – Imagem de TEM (A), representação esquemática da vista frontal (B) e perspectiva (C) de nanofios transistores empilhados. .............................................................. 44 Figura 11 – Imagens de TEM de defeitos de fabricação que podem ocorrer em transistores empilhados largos (A) e longos (C) e respectivas representações esquemáticas (B) e (D). ..... 44 Figura 12 – Imagem de TEM (A) e representação esquemática (B) de tecnologia CMOS sobre CMOS. ...................................................................................................................................... 45 Figura 13 – Mobilidade total e seus mecanismos de espalhamento em função da concentração de dopantes para elétrons (A) e lacunas (B). ............................................................................ 50 Figura 14 – Mobilidade efetiva em função do campo elétrico efetivo. Destaque para os mecanismos de espalhamento de mobilidade dominantes em cada região da curva. ............... 52 Figura 15 – Curva da velocidade dos elétrons em função do campo elétrico lateral para o silício a 300K. ........................................................................................................................... 53 Figura 16 – µeff em função de Ninv extraído através dos métodos da função Y e Split C-V. ... 55 Figura 17 – Curva gm/IDS em função de IDS/(W/L) de transistor FD SOI nMOS com VDS = 0,9V. ......................................................................................................................................... 56 Figura 18 – Perfil transversal de um SOI nMOSFET em saturação. ....................................... 57 Figura 19 – Curva gD em função de VDS para nMOSFET de L = 0,75µm, com VGT = 200mV. .................................................................................................................................................. 58 Figura 20 – Característica IDS em função de VDS para nMOSFET de L = 0,75µm, com VGT = 200mV. ..................................................................................................................................... 58 Figura 21 – Esquema de transistor operando como amplificador. ........................................... 59 Figura 22 – Transistor MOS com sinal de entrada senoidal e sinal de saída apresentando harmônicos. .............................................................................................................................. 61 Figura 23 – Sinal de entrada e curva de transferência antes e após normalização do IFM. ..... 62 Figura 24 – Ilustração das linhas de campo elétrico em FD SOI MOSFETs de porta simples (A) e dupla (B). ......................................................................................................................... 64 Figura 25 – Tensão de limiar (A) e inclinação de sublimiar (B) em função do comprimento do canal para nMOSFET SOI, com VDS = 50mV. ........................................................................ 65 Figura 26 – Comportamento da barreira de potencial da fonte quando aplicado alto valor de tensão de dreno em transistor de canal longo (A) e curto (B). ................................................. 65 Figura 27 – Energia acima da mínima clássica da banda de condução (ECO) em função da densidade de estados na banda de condução, para transistores de porta tripla tipo n, cujos elétrons estão confinados em duas dimensões (A) e uma dimensão (B). ................................. 67 Figura 28 – VTH em função de WFIN para transistor de porta dupla, considerando modelo com e sem efeitos de confinamento.................................................................................................. 68 Figura 29 – Ondulações na curva de IDS em função de VDS para um transistor de múltiplas portas, com VDS = 0,2mV e diversas temperaturas. ................................................................. 69 Figura 30 – Concentração intrínseca de portadores normalizada pela concentração de impurezas em função da temperatura, no silício dopado com ND = 1015cm-3. ......................... 70 Figura 31 – Mobilidade total e seus mecanismos de espalhamento em função da temperatura. .................................................................................................................................................. 71 Figura 32 – Mobilidade efetiva em função do campo elétrico efetivo, com destaque para o comportamento dos mecanismos de degradação com a temperatura. ...................................... 72 Figura 33 – µeff em função de WFIN, para nanofios transistores tipo n, com e sem tensionamento mecânico........................................................................................................... 74 Figura 34 – Representação da banda de condução do silício antes e após aplicação de tensionamento mecânico biaxial no plano kxky. ....................................................................... 75 Figura 35 – Tensionamento do Si através de liga de SiGe. ...................................................... 76 Figura 36 – Representação de tensionamento compressivo no canal de transistor através de SiGe nas regiões de fonte e dreno. ........................................................................................... 77 Figura 37 – Representação de nanofios transistores de porta tripla em lâmina usual (100), orientados nas direções [110] e [100]. ...................................................................................... 78 Figura 38 – Imagem de TEM (A) e representação esquemática (B) de nanofio transistor SOI. .................................................................................................................................................. 83 Figura 39 – Corrente de dreno normalizada pela largura efetiva de porta em função de VGS para nanofios transistores tipo n, variando WFIN, com VDS = 40mV (A) e 0,9V (B). ............. 85 Figura 40 – |IDS|×L em função de VGS para nanofios transistores tipo p e tipo n, |VDS| = 40mV e T = 300K. ............................................................................................................................... 86 Figura 41 – IDS/Weff em função de VGS para nanofios transistores tipo n de canal longo, T = 300 a 100K, VDS = 40mV (A) e 0,9V (B). ............................................................................... 87 Figura 42 – VTH em função de WFIN para nanofios transistores tipo n e tipo p de canal longo e curto, T = 300K e VDS = 40mV. ............................................................................................... 88 Figura 43 – gm/Weff em função de WFIN para nanofios transistores tipo n e tipo p, L = 10µm, |VDS| = 0,9V, |VGT| = 0, 200 e 400mV. ..................................................................................... 89 Figura 44 – µeff em função de VGT para n-NW with L = 10µm. .............................................. 90 Figura 45 – µeff em função de WFIN para nanofios transistores tipo n, L = 10µm, VGT = 0, 200 e 400mV e T = 300K. ............................................................................................................... 90 Figura 46 – gD/Weff em função de WFIN para nanofios transistores tipo n e tipo p, L = 10µm, |VDS| = 0,9V, |VGT| = 0, 200 e 400mV. ..................................................................................... 91 Figura 47 – AV em função de WFIN para nanofios transistores tipo n e tipo p, L = 10µm, |VDS| = 0,9V, |VGT| = 0, 200mV e 400mV. ........................................................................................ 92 Figura 48 – gm/Weff (A) e gD/Weff (B) em função de VGT para nanofios transistores quasi- planares e nanofios estreitos, tipo n e tipo p, L = 10µm e |VDS| = 0,9V. .................................. 92 Figura 49 – gm/Weff em função de WFIN para nanofios transistores tipo n e tipo p, L = 40nm, |VDS| = 0,9V, |VGT| = 0, 200 e 400mV. ..................................................................................... 93 Figura 50 – gm/(Weff/L) em função de WFIN para nanofios transistores tipo n e tipo p, L = 40nm e 10µm, |VDS| = 0,9V e |VGT| = 400mV. ......................................................................... 94 Figura 51 – gD/Weff em função de WFIN para nanofios transistores tipo n e tipo p, L = 40nm, |VDS| = 0,9V, |VGT| = 0, 200 e 400mV. ..................................................................................... 95 Figura 52 – AV em função de WFIN para nanofios transistores tipo n e tipo p, L = 40nm, |VDS| = 0,9V, |VGT| = 0, 200 e 400mV. .............................................................................................. 96 Figura 53 – Resultados simulados da densidade dos portadores no topo (A) e na lateral (B) ao longo do canal, para nanofios transistores tipo n e tipo p, L = 40nm, WFIN = 15nm, |VGT| = 0V, |VDS| = 0,9 e 1,2V. .................................................................................................................... 97 Figura 54 – THD, HD2 e HD3 em função de VGT, para diversos nanofios variando WFIN em 300K, VA = 50mV e VDS = 0,9V. ............................................................................................. 98 Figura 55 – THD, HD2 e HD3 em função de VGT, nanofio estreito com WFIN = 14,5nm, variando T de 300 a 100K, VA = 50mV e VDS = 0,9V. As curvas da distorção harmônica estão apresentadas para todo o intervalo de VGT em (A) e (B). Ampliação dos resultados de THD, HD2 e HD3, focando os picos negativos, está apresentada em (C) e (D). ............................... 99 Figura 56 – gm/Weff em função de VGT variando WFIN em 300K (A) e variando T para WFIN = 14,5nm (B), VDS = 0,9V. ........................................................................................................ 100 Figura 57 – µeff em função de VGT, variando WFIN (A) e T (B), com VDS = 40mV. .............. 102 Figura 58 –µ0/µeff em função de VGT, variando WFIN (A) e T (B), com VDS = 40mV. .......... 103 Figura 59 – THD em função de gm/IDS variando WFIN, T = 300K, VA = 50mV e VDS = 0,9V. ................................................................................................................................................ 105 Figura 60 – (∂gm/∂VGT)/Weff em função de gm/IDS, para diversos nanofios variando WFIN, VDS = 0,9V e T = 300K. ................................................................................................................. 105 Figura 61 – THD, HD2 e HD3 em função de gm/IDS, para diversos nanofios, variando WFIN em 300K, VOUT = 1,5V e VDS = 0,9V. .................................................................................... 106 Figura 62 – THD, HD2 e HD3 em função de WFIN, T = 300K, VOUT = 1,5V, VDS = 0,9V e gm/IDS = 6, 9 e 12V-1. .............................................................................................................. 108 Figura 63 – THD, HD2 e HD3 em função de gm/IDS, para nanofios estreito e quasi-planar, T de 300 a 100K, VOUT = 1,5V e VDS = 0,9V. ........................................................................... 109 Figura 64 – THD, HD2 e HD3 em função da temperatura, para nanofios estreito e quasi- planar, VOUT = 1,5V, VDS = 0,9V e gm/IDS = 6, 9 e 12V-1. ..................................................... 110 Figura 65 – IDS (A) e gm (B) em função de VGS para nanofio transistor tipo n com WFIN = 19,5nm, L = 10µm, VDS = 40mV e VB variando de -30 a 30V. ............................................. 111 Figura 66 – |IDS| (A) e gm (B) em função de VGS para nanofio transistor tipo p com WFIN = 15nm, L = 100nm, VDS = -40mV e VB variando de -80 a 80V. ............................................. 112 Figura 67 – Resultados simulados para o potencial eletrostático (A), campo elétrico absoluto (B) e densidade de lacunas (C) em função da posição vertical do nanofio transistor tipo p com WFIN = 15nm, HFIN = 10nm, L = 100nm, VDS = -40mV, VGT = -150mV e VB variando de -100 a 100V. ................................................................................................................................... 114 Figura 68 – Resultados simulados de µeff em função da posição vertical do nanofio transistor tipo p com WFIN = 15nm, HFIN = 10nm, L = 100nm, VDS = -40mV, VGT = -150mV e VB variando de -100 a 100V. ....................................................................................................... 114 Figura 69 – Resultados simulados de µeff extraídos por split C-V em função de VGS para nanofio transistor tipo p com WFIN = 15nm, HFIN = 10nm, L = 100nm, VDS = -40mV, VGT = - 150mV e VB variando de -100 a 100V. .................................................................................. 115 Figura 70 – µ0 em função de VB para nanofios transistores tipo p simulado e medido com WFIN = 15nm, HFIN = 10nm, L = 100nm e VDS = -40mV. As linhas tracejadas indicam a regressão linear dos dados, em que os erros obtidos foram inferiores a 5% e 8% para simulações e medidas, respectivamente. ................................................................................ 116 Figura 71 – gm/Weff em função de WFIN para nanofios transistores sSOI e SOI, VGT = 0, 200 e 400mV, VDS = 0,9V e T = 300K. ........................................................................................... 118 Figura 72 – µeff em função de WFIN para nanofios transistores sSOI e SOI, VGT = 400mV e 300K. ...................................................................................................................................... 118 Figura 73 – gD/Weff em função de WFIN para nanofios transistores sSOI e SOI, VGT = 0, 200 e 400mV, VDS = 0,9V e T = 300K. ........................................................................................... 119 Figura 74 – µeff em função de VGT para nanofios sSOI e SOI, VDS = 40mV e T = 300K. ..... 120 Figura 75 – gD/Weff em função de VGT para nanofios transistores sSOI e SOI, VDS = 0,9V e T = 300K. ................................................................................................................................... 120 Figura 76 – AV em função de WFIN para nanofios transistores sSOI e SOI, VGT = 0, 200 e 400mV, VDS = 0,9V e T = 300K. ........................................................................................... 121 Figura 77 – IDS/Weff em função de VGS para nanofios transistores sSOI e SOI, VDS = 40mV e T = 300 e 10K. ........................................................................................................................ 122 Figura 78 – gm/Weff em função de VGS para nanofios transistores sSOI e SOI, VDS = 40mV e T = 300 e 10K. ........................................................................................................................... 122 Figura 79 – VTH (A) e S (B) em função de T para nanofios transistores sSOI e SOI com VDS = 40mV. ..................................................................................................................................... 123 Figura 80 – gm/Weff (A), gD/Weff (B) e µeff (C) em função de T para nanofios transistores sSOI e SOI, VGT = 400mV e VDS = 0,9V. ....................................................................................... 124 Figura 81 – AV em função de T para nanofios transistores sSOI e SOI, VGT = 400mV e VDS = 0,9V. ....................................................................................................................................... 126 Figura 82 – VEA em função de T para nanofios transistores sSOI e SOI, VGT = 400mV e VDS = 0,9V. ....................................................................................................................................... 126 Figura 83 – VTH em função de T para nanofios transistores tipo p SOI e SGOI com WFIN = 10µm e 20nm, VDS = -40mV. ................................................................................................. 129 Figura 84 – S (A) e DIBL (B) em função de T para nanofios transistores tipo p SGOI com WFIN = 10µm e 20nm.............................................................................................................. 129 Figura 85 – gm em função de VGS para nanofio transistor tipo p SGOI com WFIN = 20nm, T variando de 10 a 300K e VDS = -40mV. ................................................................................. 130 Figura 86 – gm/WFIN em função de VGS para nanofios transistores tipo p SGOI com WFIN variando de 20nm a 10µm, T = 10K, VDS = -40mV. .............................................................. 131 Figura 87 – gm/VDS em função de VGS para nanofio transistor tipo p SGOI com WFIN = 20nm variando VDS de -10 a -100mV em 5,2K (A) e 50K (B). As linhas tracejadas indicam as posições de VGS em que são observados os picos de gm. ....................................................... 131 Figura 88 – CGC em função de VGS (A) e µeff em função de Ninv (B) para nanofio transistor tipo p SGOI com WFIN = 20nm. ............................................................................................. 132 Figura 89 – µeff em função de Ninv para nanofios transistores tipo p SOI (A) e SGOI (B) com WFIN = 20nm, variando T de 10 a 300K e VDS = -40mV. ...................................................... 133 Figura 90 – µeff em função de WFIN para nanofios transistores tipo p SOI e SGOI variando T de 10 a 300K, Ninv = 0,8×1013cm-2 e VDS = -40mV. .............................................................. 134 Figura 91 – µmax em função de T para nanofios transistores tipo p SOI e SGOI com WFIN = 20nm e 10µm, VDS = -40mV. ................................................................................................. 134 Figura 92 – µps em função de T para nanofios transistores tipo p SOI e SGOI com WFIN = 20nm variando e VDS = -40mV. ............................................................................................. 135 Figura 93 – Imagem de TEM e representação esquemática de nanofio transistor SOI empilhado verticalmente. Seção transversal (A) e (B), perspectiva (C) e seção longitudinal (D) e (E). ................................................................................................................................. 136 Figura 94 – Esquema representativo de NWs empilhados com diferentes WFIN. .................. 139 Figura 95 – CGC ’ em função de VGS para nanofios transistores empilhados medidos com L de 100nm e diferenças entre os valores de máscara da largura do fin de 50nm. O resultado do modelo obtido com EOT = 1,15nm está indicado em linha sólida e linhas tracejadas indicam uma dispersão de ±0,1nm. ...................................................................................................... 140 Figura 96 – Valores extraídos, através do procedimento proposto, para a razão da largura efetiva do fin em função da largura de fin de máscara, considerando como referências nanofios transistores empilhados com 10, 40 e 60nm de largura de fin de máscara. Uma linha tracejada para o eixo vertical igual a 1 indica quando o NW de referência e o estudado são o mesmo. L = 100nm. ................................................................................................................ 142 Figura 97 – WFIN em função de WFIN,mask para nanofios transistores empilhados com L = 100nm. .................................................................................................................................... 143 Figura 98 – Resultados medidos e simulados de CGC em função de VGS para nanofios transistores empilhados com L = 100nm. Os NWs foram simulados com WFIN = 15nm e EOT = 1,15 ± 0,1nm (A) e EOT = 1,15nm e WFIN = 15 ± 3nm (B). .............................................. 144 Figura 99 – |IDS|.L em função de VGS para VDS = -40mV (A) e -0,9V (B). São apresentados nanofios transistores empilhados orientados nas direções [110] e [100], com WFIN = 15nm e L = 100 e 30nm. ......................................................................................................................... 145 Figura 100 – IOFF/Weff em função de ION/Weff (A) e ION/IOFF em função de WFIN (B). São apresentados nanofios transistores empilhados com canal orientado nas direções [110] e [100], com L = 30nm, emVDS = -0,9V. .................................................................................. 147 Figura 101 – VTH (A), S (B) e |DIBL| (C) em função de L para nanofios transistores empilhados orientados nas direções [110] e [100], com WFIN de 15 e 25nm. As tensões de limiar para o cálculo de DIBL foram extraídas através do método da corrente constante, com IDS = 10-8Weff/L. ...................................................................................................................... 148 Figura 102 – VTH (A), S (B) e |DIBL| (C) em função de WFIN para nanofios transistores empilhados orientados nas direções [110] e [100], com L = 30, 60 e 100nm. ....................... 149 Figura 103 – RT.Weff em função de 1/B para nanofios transistores empilhados orientados na direção [110] (A) e [100] (B). L varia de 15 a 100nm, WFIN = 15, 20, 25, 30, 45 e 65nm. ... 150 Figura 104 – µeff em função de Ninv para nanofios transistores empilhados orientados nas direções [110] e [100], com L = 100nm, WFIN = 15nm e VDS = -40mV. ............................... 151 Figura 105 – µeff em função de L (A) e WFIN (B) para nanofios transistores empilhados orientados em [110] e [100], com VDS = -40mV. ................................................................... 152 Figura 106 – |IDS| (A), gm (B) e |dgm/dVGS| (c) em função de VGS para nanofio empilhado com WFIN = 15nm, L = 100nm, VDS = -40mV e VB de -90 a 90V. ................................................ 154 Figura 107 – VTH (A) e S (B) em função de VB para nanofio empilhado com WFIN = 15nm, L = 100nm e VDS = -40mV. ....................................................................................................... 155 Figura 108 – Primeiro passo. Medidas e modelo obtido através do ajuste da função Y. gm em função de VGS para nanofio empilhado com WFIN = 15nm, L = 100nm e VDS = -40mV. ..... 156 Figura 109 – Primeiro passo. Parâmetros extraídos para nanofio empilhado com WFIN = 15nm e L = 100nm. ........................................................................................................................... 157 Figura 110 – Segundo passo. Medidas e modelo de ∆IDS ajustado em função de VGS para nanofio empilhado com WFIN = 15nm, L = 100nm e VDS = -40mV. ..................................... 158 Figura 111 – Terceiro passo. Medidas e modelo de |IDS| ajustado em função de VGS para nanofio empilhado com WFIN = 15nm, L = 100nm e VDS = -40mV. ..................................... 159 Figura 112 – Representação esquemática do método proposto, discriminando os passos 1 a 3. ................................................................................................................................................ 159 Figura 113 – Parâmetros extraídos através da metodologia proposta para nanofio empilhado com WFIN = 15nm e L = 100nm. ............................................................................................ 160 Figura 114 – Parâmetros extraídos de µ0,ΩG através da metodologia proposta em função de VB para nanofio empilhado com WFIN = 25nm, L = 100nm, VDS = -40mV e temperatura variando de 25 a 150°C. ........................................................................................................................ 161 Figura 115 – Parâmetros extraídos de µ0 através da metodologia proposta em função de T para nanofio empilhado com WFIN = 25nm, L = 100nm, VDS = -40mV e diferentes valores de VB para o NW do nível de baixo. ........................................................................................... 162 LISTA DE TABELAS Tabela 1 – Transporte de elétrons e lacunas de acordo com o plano de condução. ................. 78 Tabela 2 – Descrição de parâmetros de nanofios transistores SOI tipo n de canal longo. ....... 83 Tabela 3 – Descrição de parâmetros de nanofios transistores SOI tipo n de canal curto e tipo p de canal longo e curto. .............................................................................................................. 84 Tabela 4 – RS variando T para WFIN = 14,5nm e 10µm. ........................................................ 101 Tabela 5 – AV variando WFIN em 300K, VDS = 0,9V e VGT = 400mV. .................................. 107 Tabela 6 – AV em função de T para WFIN = 14,5nm e 10µm, VDS = 0,9V e VGT = 400mV. . 109 Tabela 7 – Descrição de parâmetros de nanofios transistores sSOI tipo n. ............................ 117 Tabela 8 – Descrição de parâmetros de nanofios transistores SGOI tipo p. .......................... 127 Tabela 9 – Descrição de parâmetros de nanofios transistores SOI tipo p utilizados na comparação com nanofios transistores SGOI tipo p. ............................................................. 128 Tabela 10 – Descrição de parâmetros de nanofios transistores tipo p SOI verticalmente empilhados. Os parâmetros EOT e WFIN eram desconhecidos antes da realização deste trabalho e foram determinados através de metodologias de extração propostas ao longo desta seção.137 LISTA DE ABREVIATURAS E SIGLAS [100]-NW Nanofio transistor com o canal orientado na direção [100] [110]-NW Nanofio transistor com o canal orientado na direção [110] 1DEG One Dimensional Electron Gas – Nuvem de elétrons unidimensional 2DEG Two Dimensional Electron Gas – Nuvem de elétrons bidimensional AC Alternating Current – Corrente alternada CEA Commissariat à l’énergie atomique et aux énergies alternatives – Comissão de Energia Atômica e Energias Alternativas CMOS Complementary Metal-Oxide-Semiconductor – Metal-Óxido- Semicondutor Complementar DC Direct Current – Corrente contínua DELTA Fully Depleted Lean-channel Transistor – Transistor de canal vertical totalmente depletado DIBL Drain-Induced Barrier Lowering – Redução da barreira induzida pelo dreno EOT Effective Oxide Thickness – Espessura efetiva do óxido de porta FAPESP Fundação de Amparo à Pesquisa do Estado de São Paulo FD Fully depleted – Totalmente depletado FinFET Fin Field-Effect Transistor – Transistor de efeito de campo Fin GAA Gate-All-Around – Porta circundante GIDL Gate-Induced drain leakage – Corrente de fuga no dreno induzida pela porta IFM Integral Function Method – Método da função integral ITRS International Technology Roadmap for Semiconductors – Roteiro de tecnologia internacional para semicondutores MOS Metal-Oxide-Semiconductor – Metal-Óxido-Semicondutor MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor – Transistor de efeito de campo Metal-Óxido-Semicondutor NFD Near-Fully depleted – Quase-totalmente depletado nMOS n-type Metal-Oxide-Semiconductor – Metal-Óxido-Semicondutor tipo n nMOSFET n-type Metal-Oxide-Semiconductor Field-Effect Transistor – Transistor de efeito de campo Metal-Óxido-Semicondutor tipo n n-NW Nanofio transistor tipo n NPN Transistor bipolar composto por junções com materiais do tipo n, p e n NW Nanowire Transistor – Nanofio transistor PD Partially Depleted – Parcialmente depletado pMOS p-type Metal-Oxide-Semiconductor – Metal-Óxido-Semicondutor tipo p pMOSFET p-type Metal-Oxide-Semiconductor Field-Effect Transistor – Transistor de efeito de campo Metal-Óxido-Semicondutor tipo p PNP Transistor bipolar composto por junções com materiais do tipo p, n e p p-NW Nanofio transistor tipo n RMG Replacement Metal Gate – Substituição do material de porta SCE Short Channel Effects – Efeitos de canal curto SDEVICE Sentaurus Device Simulator – Simulador de dispositivo Sentaurus SGOI SiGe-On-Insulator – Silício-Germanio-Sobre-Isolante SOI Silicon-On-Insulator – Silício-Sobre-Isolante SRH Shockley-Read-Hall sSOI Strained Silicon-On-Insulator – Silício-Sobre-Isolante tensionado TEM Transmission Electron Microscopy – Microscópio eletrônico de transmissão ULSI Ultra Large Scale Integration – Altíssima escala de integração XMOS Transistor MOS assim denominado por apresentar seção transversal similar à letra grega  que corresponde à letra X, no alfabeto latino ZTC Zero Temperature Coefficient – Ponto invariante com a temperatura LISTA DE SÍMBOLOS aSi Espaçamento cristalino do silício [Å] aSiGe Espaçamento cristalino da liga silício-germânio [Å] AV Ganho intrínseco de tensão (dB) B Ganho do MOSFET (V²/A) CGC Capacitância entre a porta e o canal [F] CGC’ Diferença entre as capacitâncias entre a porta e o canal de dois transistores distintos por unidade de área [F/m2] CLOAD Capacitância de carga na saída de circuito [F] Cox Capacitância de porta por unidade de área [F/cm²] d Espessura de depleção induzida por um potencial [cm] dmáx Espessura máxima de depleção [cm] Eco Mínimo clássico da banda de condução [eV] Ecrit Campo elétrico crítico [V/cm] Eeff Campo elétrico efetivo [V/cm] EG Largura da banda proibida [eV] Ei Nível intrínseco de energia do semicondutor [eV] EI Fator de integridade eletrostática Ey Campo elétrico lateral [V/cm] f Frequência [Hz] gD Condutância de saída [S] gm Transcondutância [S] h Constante de Planck [6,63x10-34 J.s] HD2 Distorção harmônica de segunda ordem [dB] HD3 Distorção harmônica de terceira ordem [dB] HFIN Altura do fin do transistor de múltiplas portas [nm] IDfin Corrente de um transistor de múltiplas portas em uma estrutura multi-dedos [A] IDS,cor Corrente elétrica após a correção da resistência série [A] IDS0 Corrente de um transistor planar de porta única com área correspondente a de uma estrutura multi-dedos [A] IOFF Corrente de estado desligado [A] ION Corrente de estado ligado [A] Ipol Corrente elétrica de polarização [A] k Constante de Boltzmann [1,38x10-23J/K] L Comprimento do canal do transistor [nm] Lel Comprimento elétrico efetivo do canal do transistor [nm] m* Massa efetiva de confinamento do portador na direção transversal [kg] m0 Massa do elétron [9,11x10-31 kg] mce * Massa efetiva de condução para elétrons mch * Massa efetiva de condução para lacunas ml Massa efetiva longitudinal do portador [kg] mt Massa efetiva transversal do portador [kg] n Fator de corpo NA Concentração de impurezas aceitadoras [cm-3] NA - Concentração de impurezas aceitadoras ionizadas da camada de silício [cm-3] NC Densidade de estados na banda de condução (cm-3) ND Concentração de impurezas doadoras [cm-3] ND + Concentração de impurezas doadoras ionizadas da camada de silício [cm-3] ni Concentração intrínseca de portadores [cm-3] Ninv Concentração de portadores na camada de inversão [cm-2] Nporta Número de portas do transistor Nrefe Parâmetro relacionado à concentração de elétrons de referência utilizado para o cálculo da mobilidade devido ao espalhamento por fônons e por impurezas ionizadas [cm-3] Nrefh Parâmetro relacionado à concentração de lacunas de referência utilizado para o cálculo da mobilidade devido ao espalhamento por fônons e por impurezas ionizadas [cm-3] NV Densidade de estados na banda de valência (cm-3) P Período da estrutura multi-dedos [nm] q Carga elementar do elétron [1,6x10-19C] Qinv Densidade de cargas na camada de inversão [C/cm-2] r Razão entre as derivadas da resistência total de dois transistores distintos RS Resistência série associada ao transistor [Ω] RT Resistência total associada ao transistor [Ω] S Inclinação de sublimiar [mV/década] T Temperatura absoluta [K] t Tempo [s] tBOX Espessura da camada de óxido enterrado [nm] THD Distorção harmônica total [dB] tox Espessura do óxido de porta [nm] tox,lat Espessura do óxido das portas laterais do transistor de porta dupla [nm] tox,top Espessura do óxido de porta no topo do transistor de porta dupla [nm] tSi Espessura da camada de silício [nm] U Derivada da resistência total para aplicação do método Shift and Ratio [A-1] v Velocidade de deriva dos portadores [cm/s] VA Amplitude da componente alternada do sinal de entrada do circuito [V] Vbi Potencial interno da junção dreno-canal [V] VD Tensão de dreno [V] VDS Tensão aplicada entre dreno e fonte [V] VDS,1 Baixa tensão aplicada entre dreno e fonte utilizada para o cálculo do DIBL [V] VDS,2 Alta tensão aplicada entre dreno e fonte utilizada para o cálculo do DIBL [V] VG Tensão de porta [V] VGS Tensão aplicada entre a porta e a fonte [V] vgs Parcela alternada do sinal de entrada do circuito [V] VGT Sobretensão de porta [V] Vin Sinal elétrico de entrada do circuito [V] VO Componente contínua do sinal de entrada do circuito [V] VS Tensão da fonte [V] vsat Velocidade de saturação [cm/s] VTH Tensão de limiar [V] VTH,1 Tensão de limiar obtida quando aplicada baixa tensão de dreno [V] VTH,2 Tensão de limiar obtida quando aplicada alta tensão de dreno [V] Weff Largura efetiva de porta do transistor de múltiplas portas [nm] WFIN Largura do fin do transistor de múltiplas portas [nm] WFIN,mask Largura de máscada do fin do transistor de múltiplas portas [nm] αe Parâmetro utilizado para o cálculo da mobilidade dos elétrons devido ao espalhamento por fônons e por impurezas ionizadas αea Constante utilizada para o cálculo da mobilidade dos elétrons devido ao espalhamento por fônons αh Parâmetro utilizado para o cálculo da mobilidade das lacunas devido ao espalhamento por fônons e por impurezas ionizadas αha Constante utilizada para o cálculo da mobilidade das lacunas devido ao espalhamento por fônons β Parâmetro constante associado a influência da velocidade de saturação na mobilidade βea Constante utilizada para o cálculo da mobilidade dos elétrons devido ao espalhamento por fônons βha Constante utilizada para o cálculo da mobilidade das lacunas devido ao espalhamento por fônons γ Coeficiente de dependência com a temperatura δ Deslocamento aplicado na tensão entre porta e fonte para aplicação do método Shift and Ratio [V] ΔW Diferença entre as larguras do fin de dois transistores distintos [nm] θ1 Coeficiente de degradação da mobilidade pelo campo elétrico vertical de primeira ordem [V-1] θ2 Coeficiente de degradação da mobilidade pelo campo elétrico vertical de segunda ordem [V-1] λD Parâmetro que inclui a dependência da corrente de dreno em saturação pela tensão de dreno [V-1] ω Frequência angular [rad] ћ Constante de Planck normalizada [1,055x10-34J.s] 0 Permissividade elétrica do vácuo [8,85x10-14 F/cm] ox Permissividade elétrica do óxido de silício [3,45x10-13F/cm] Si Permissividade elétrica do silício [1,06x10-12F/cm] F Potencial de Fermi [V] mi Diferença de função trabalho entre a porta e o silício intrínseco [V] t Potencial térmico [V]  Comprimento natural [nm] µ Mobilidade [cm²/V.s] µ0 Mobilidade de baixo campo [cm²/V.s] µ0e Mobilidade de baixo campo para os elétrons [cm²/V.s] µ0h Mobilidade de baixo campo para as lacunas [cm²/V.s] µcce Mobilidade dos elétrons devido ao espalhamento portador-portador [cm2/V.s] µcch Mobilidade das lacunas devido ao espalhamento portador-portador [cm2/V.s] µCoulomb Mobilidade devido ao mecanismo de espalhamento Coulomb [cm2/V.s] µeff Mobilidade efetiva considerando a degradação devido ao campo elétrico efetivo [cm²/V.s] µmax Máxima mobilidade efetiva [cm2/V.s] µmine Parâmetro relacionado à mobilidade mínima dos elétrons utilizado para o cálculo da mobilidade devido ao espalhamento por fônons e por impurezas ionizadas [cm2/V.s] µminh Parâmetro relacionado à mobilidade mínima das lacunas utilizado para o cálculo da mobilidade devido ao espalhamento por fônons e por impurezas ionizadas [cm2/V.s] µnie Mobilidade dos elétrons devido ao espalhamento por impurezas neutras [cm2/V.s] µnih Mobilidade das lacunas devido ao espalhamento por impurezas neutras [cm2/V.s] µoea Constante utilizada para o cálculo da mobilidade dos elétrons devido ao espalhamento por fônons [cm2/V.s] µoeb Constante utilizada para o cálculo da mobilidade dos elétrons devido ao espalhamento por fônons [cm2/V.s] µoha Constante utilizada para o cálculo da mobilidade das lacunas devido ao espalhamento por fônons [cm2/V.s] µohb Constante utilizada para o cálculo da mobilidade das lacunas devido ao espalhamento por fônons [cm2/V.s] µps Mobilidade devido ao mecanismo de espalhamento por fônons [cm2/V.s] µpse Mobilidade dos elétrons devido ao espalhamento de fônons [cm2/V.s] µpsh Mobilidade das lacunas devido ao espalhamento de fônons [cm2/V.s] µpsiie Mobilidade dos elétrons devido aos espalhamentos de fônons e por impurezas ionizadas [cm2/V.s] µpsiih Mobilidade das lacunas devido aos espalhamentos de fônons e por impurezas ionizadas [cm2/V.s] µsr Mobilidade devido ao mecanismo de espalhamento por rugosidade de superfície [cm2/V.s] * Índices “1” e “2” adicionados aos símbolos acima descritos têm por objetivo diferenciar dois transistores distintos. ** Índices “0” e “i” adicionados a WFIN,mask, Weff, U, VTH e µeff têm por objetivo discriminar o transistor de referência (0) e o transistor estudado (i), para aplicação do método Shift and Ratio. *** Índices “ΩG” e “GAA” adicionados a IDS, θ1, θ2, µ0, VGT, Weff, e VTH têm por objetivo discriminar o nanofio do nível de baixo e de cima da estrutura de nanofio transistor empilhado, para aplicação do método de dissociação dos canais. SUMÁRIO 1 INTRODUÇÃO ............................................................................................. 28 2 CONCEITOS FUNDAMENTAIS ................................................................. 33 2.1 TECNOLOGIA SOI ................................................................................................ 33 2.2 TRANSISTORES DE MÚLTIPLAS PORTAS ...................................................... 37 2.2.1 Empilhamento de estruturas ................................................................................. 43 2.3 CARACTERÍSTICAS ELÉTRICAS BÁSICAS ..................................................... 46 2.3.1 Tensão de limiar (VTH) ........................................................................................... 46 2.3.2 Inclinação de sublimiar (S).................................................................................... 47 2.3.3 Mobilidade (µ) ........................................................................................................ 48 2.3.3.1 Velocidade de saturação – vsat................................................................................. 52 2.3.3.2 Técnicas de extração da mobilidade ....................................................................... 54 2.3.4 Parâmetros analógicos ........................................................................................... 55 2.3.4.1 Transcondutância (gm) e razão gm/IDS .................................................................... 55 2.3.4.2 Condutância de saída (gD) e tensão Early (VEA) .................................................... 57 2.3.4.3 Ganho intrínseco de tensão (AV) ............................................................................ 59 2.3.4.4 Distorção harmônica ............................................................................................... 60 2.3.5 Efeitos de canal curto ............................................................................................. 63 2.3.6 Efeitos quânticos .................................................................................................... 66 2.3.7 Influência da temperatura..................................................................................... 69 2.4 TÉCNICAS PARA AUMENTAR A MOBILIDADE............................................. 73 2.4.1 Tensionamento mecânico ...................................................................................... 73 2.4.1.1 Tensionamento do substrato - Strained SOI (sSOI) .............................................. 75 2.4.1.2 SiGe nas regiões de fonte e dreno .......................................................................... 76 2.4.2 Rotação do substrato ............................................................................................. 77 3 SIMULADOR ................................................................................................ 79 4 RESULTADOS E DISCUSSÕES .................................................................. 82 4.1 NANOFIOS TRANSISTORES NÃO EMPILHADOS SEM TENSIONAMENTO MECÂNICO ............................................................................................................................. 82 4.1.1 Parâmetros analógicos básicos .............................................................................. 88 4.1.1.1 Nanofios transistores de canal longo ..................................................................... 88 4.1.1.2 Nanofios transistores de canal curto ...................................................................... 93 4.1.2 Distorção harmônica .............................................................................................. 97 4.1.2.1 Análise considerando um sinal de entrada fixo ..................................................... 98 4.1.2.2 Análise considerando um sinal de saída fixo ....................................................... 106 4.1.3 Influência da polarização de substrato na mobilidade efetiva ......................... 110 4.2 NANOFIOS TRANSISTORES NÃO EMPILHADOS COM TENSIONAMENTO MECÂNICO ........................................................................................................................... 116 4.2.1 Nanofios não empilhados com tensionamento tipo n ........................................ 117 4.2.1.1 Parâmetros analógicos de nanofios transistores tipo n sSOI .............................. 117 4.2.1.2 Operação criogênica de nanofios transistores tipo n sSOI ................................. 121 4.2.2 Nanofios não empilhados com tensionamento tipo p ........................................ 127 4.2.2.1 Operação criogênica de nanofios transistores tipo p de SiGe ............................. 128 4.3 NANOFIOS TRANSISTORES EMPILHADOS COM TENSÃO MECÂNICA . 136 4.3.1 Extração de EOT .................................................................................................. 138 4.3.2 Modificação do método Shift and Ratio para extração da largura real do fin 140 4.3.3 Extração de parâmetros básicos ......................................................................... 144 4.3.4 Mobilidade dos portadores .................................................................................. 149 4.3.5 Dissociação dos canais de condução dos níveis de cima e de baixo de nanofios transistores empilhados em dois níveis ............................................................................... 152 4.3.5.1 Influência da temperatura na mobilidade de baixo campo de cada um dos níveis de nanofios transistores empilhados ..................................................................................... 161 5 CONCLUSÕES E TRABALHOS FUTUROS ............................................ 163 REFERÊNCIAS .......................................................................................................... 169 APÊNDICE A – GERAÇÃO DE ESTRUTURA DE NANOFIO TRANSISTOR .... 183 APÊNDICE B – SIMULAÇÃO DE NANOFIO TRANSISTOR SOI ....................... 188 APÊNDICE C – PUBLICAÇÕES .............................................................................. 193 28 1 INTRODUÇÃO A miniaturização dos transistores por efeito de campo tipo MOS (Metal-Oxide- Semiconductor) agravou problemas denominados efeitos de canal curto, relacionados à redução do controle do eletrodo de porta sobre as cargas da região do canal devido à redução do comprimento de canal. Os efeitos de canal curto degradam as características elétricas dos transistores, reduzindo a tensão de limiar e aumentando a sua dependência com o potencial aplicado ao dreno, aumentando a inclinação de sublimiar e aumentando a corrente de estado desligado (COLINGE, 2004a; COLINGE; COLINGE, 2005). Devido à degradação de suas características elétricas e, portanto, de seu funcionamento, o uso de transistores convencionais planares para tecnologias iguais e inferiores a 22nm se mostrou desvantajoso em circuitos integrados digitais com altíssima escala de integração (Ultra Large Scale Integration – ULSI) frente a novas alternativas tecnológicas recentemente propostas (BOHR; MISTRY, 2011). Em busca da continuidade da tecnologia CMOS (Complementary Metal-Oxide- Semiconductor), a comunidade científica e a indústria da microeletrônica têm investido no desenvolvimento e na implementação de novas tecnologias, materiais, estruturas de dispositivos e técnicas de processo de fabricação (RISCH, 2006). O uso da tecnologia Silício-Sobre-Isolante (SOI) trouxe diversas vantagens para o transistor MOS, como a redução de capacitâncias parasitárias, aumento da densidade de integração e redução de efeitos de canal curto (COLINGE, 2004a). Atualmente, o uso de transistores SOI de camada fina é bastante difundido no mercado da microeletrônica, sendo Samsung, STMicroelectronics, IBM e Global Foundries alguns exemplos de empresas que comercializam e investem no aperfeiçoamento desses dispositivos (GWENNAP, 2016). A fim de proporcionar melhor controle eletrostático das cargas no canal, estruturas de múltiplas portas foram propostas para reduzir os efeitos de canal curto e permitir maior escalamento da tecnologia MOS (COLINGE, 2004b; DOYLE et al., 2003). Neste caso, o termo múltiplas portas se refere ao fato de que o canal do transistor possui mais do que uma única superfície coberta pelo material de porta, o que dá origem a múltiplos canais de condução. Todas essas superfícies (portas) podem ser interligadas entre si e conectadas a um único eletrodo. Assim, transistores de múltiplas portas são estruturas tridimensionais caracterizadas por uma aleta de material semicondutor (fin) envolta pelo material de porta (COLINGE, 2004b). Desde a década de 80, variações das dimensões da seção transversal do transistor e do perímetro da porta têm sido exploradas, dando origem a diversas arquiteturas de transistores 29 de múltiplas portas (HISAMOTO et al., 2000; HUANG et al., 1999; SEKIGAWA; HAYASHI, 1984; YU et al., 2002). Como o aumento do número de portas leva a um maior controle das cargas no canal, reduzindo os efeitos de canal curto, transistores de porta tripla e circundante ganharam destaque e se tornaram objeto de interesse (COLINGE et al., 1990; COQUAND et al., 2012a; KUHN, 2012). A redução das dimensões da seção transversal da aleta de transistores de porta tripla e circundante para alguns nanômetros deu origem a uma nova geração de dispositivos de múltiplas portas, os quais foram denominados nanofios transistores MOS (NW – Nanowire Transistor) (BANGSARUNTIP et al., 2009; COQUAND et al., 2012a, 2012b). Estudos demonstraram que nanofios transistores MOS apresentam alto controle eletrostático e, portanto, excelentes características elétricas para aplicações digitais, como memórias e microprocessadores (BARRAUD et al., 2012; PAN et al., 2015; SMITH et al., 2017). A investigação de nanofios transistores avançados, com comprimentos de canal da ordem de 20nm e largura da aleta de silício de até 5nm, mostrou correntes de estado desligado da ordem de 10-11A, inclinação de sublimiar próxima do limite teórico (~62mV/dec) e baixa influência do potencial no dreno sobre a tensão de limiar (~12mV/V), indicando-os como potenciais candidatos para a implementação de futuros nós tecnológicos (BARRAUD et al., 2012; COQUAND et al., 2012a; DESHPANDE et al., 2012; SMITH et al., 2017). Embora os nanofios transistores possuam vantagens quanto à miniaturização, como, por exemplo, inclinação de sublimiar próxima do valor mínimo teórico e baixa corrente de desligamento, a redução da largura da aleta de silício sem devida atenção à orientação cristalográfica dos planos de condução degrada a mobilidade efetiva dos elétrons no canal, em comparação com transistores planares. Isso ocorre porque a contribuição do plano de condução da superfície do topo, (100)/[110], que é favorável para os elétrons, reduz em comparação ao plano de condução das superfícies laterais, (110)/[110] (KOYAMA et al., 2013). Para elevar a corrente elétrica dos nanofios transistores, tendo por objetivo atender aos requerimentos do Roteiro de Tecnologia Internacional para Semicondutores (International Technology Roadmap for Semiconductors - ITRS) (RISCH, 2006), recursos alternativos para aumentar a mobilidade dos transistores são necessários, como o uso de diferentes materiais, tensionamento mecânico e rotação do substrato. Enquanto o uso do tensionamento mecânico dos tipos compressivo e tensivo aumenta a mobilidade das lacunas e dos elétrons, respectivamente (BARRAUD et al., 2014), a orientação cristalográfica do canal de nanofios transistores tipo n na direção [100] pode melhorar sua corrente (SAITOH et al., 2010). A combinação do aumento da mobilidade, proporcionada pelo uso do tensionamento mecânico, 30 e do elevado controle eletrostático, promovido por nanofios transistores, é de grande interesse para a indústria da microeletrônica e se mostrou uma importante aliada para a continuidade da tecnologia CMOS (BARRAUD et al., 2014; PELLOUX-PRAYER et al., 2014). Embora existam diversos estudos sobre nanofios transistores MOS na literatura, estes exploram, majoritariamente, o funcionamento dos dispositivos com foco para aplicações digitais (COQUAND et al., 2012b; DESHPANDE et al., 2012; LAI et al., 2011; SAITOH et al., 2010). Poucos trabalhos tratam da operação de NWs em regime de saturação com foco para parâmetros analógicos (KILCHYTSKA et al., 2015). Assim, ainda existem muitos assuntos a serem explorados quanto aos parâmetros analógicos de NWs, como a influência da baixa temperatura e o uso de tensionamento mecânico. Além de ser importante para aplicações analógicas, o estudo de parâmetros analógicos permite prever o comportamento de nanofios transistores em circuitos mistos, como conversores e comparadores. Uma outra alternativa tecnológica para aumentar a corrente elétrica fornecida por unidade de área é a integração tridimensional de estruturas, como, por exemplo, o empilhamento de transistores. Avanços recentes no processo de integração tridimensional e no aperfeiçoamento da seletividade de materiais em etapas de corrosão (CAUBET et al., 2006) permitiram a fabricação de nanofios transistores empilhados (BARRAUD et al., 2016; DUPRE et al., 2008; MERTENS et al., 2016; POIROUX et al., 2010). Nesses dispositivos, a corrente total é, aproximadamente, proporcional ao número de transistores empilhados. Em 2016, o Leti (Laboratoire d'électronique et de technologie de l'information – Laboratório de Eletrônica da Tecnologia da Informação), situado na cidade de Grenoble, França, propôs uma estrutura inovadora de nanofios empilhados com espaçadores internos, como solução para os problemas de capacitância parasitária observados em dispositivos empilhados (BARRAUD et al., 2016). Adicionalmente, esses nanofios transistores fabricados possuem tensionamento mecânico integrado, através de regiões de fonte e dreno crescidas com ligas de SiGe. Este trabalho tem como objetivo central a caracterização elétrica de nanofios transistores MOS fabricados em diferentes tecnologias, partindo de NWs sem tensionamento mecânico, evoluindo para NWs tensionados e, por fim, NWs empilhados e tensionados. A influência dessas tecnologias será estudada através da extração de diversas características elétricas e comparação entre essas tecnologias, com especial enfoque para a mobilidade dos portadores. Através da colaboração entre Centro Universitário FEI e CEA (Commissariat à l’énergie atomique et aux énergies alternatives – Comissão de Energia Atômica e Energias Alternativas) e do apoio financeiro da FAPESP (Fundação de Amparo à Pesquisa do Estado de São Paulo), um estágio de pesquisa no Leti, Grenoble, França, com duração de um ano, 31 possibilitou o acesso aos nanofios transistores SOI estudados. Neste trabalho, as comparações apresentadas entre as tecnologias de NWs não tensionados, tensionados e empilhados, variando a temperatura, as dimensões da largura do fin e do comprimento de canal e orientação cristalográfica são inéditas e possibilitam a avaliação de qual tecnologia de NWs, dentre as estudadas, possui os melhores resultados para cada conjunto de parâmetros investigados. Desse modo, são fornecidas informações relevantes que contribuem com a escolha da tecnologia a ser implementada para os próximos nós tecnológicos, a qual permitirá a continuidade da tecnologia CMOS. A seguir serão apresentados, de maneira resumida, os conteúdos abordados em cada uma das cinco seções que compõem esse trabalho. A seção 2 trata da revisão bibliográfica básica e fundamental para o entendimento deste trabalho. Inicialmente, são discutidas as vantagens da tecnologia SOI e classificados os tipos existentes de transistores SOI modo inversão. Uma subseção é dedicada aos transistores de múltiplas portas, contendo a motivação para a criação dessas estruturas, suas vantagens, breve histórico e diferentes tipos de arquiteturas, incluindo o empilhamento de estruturas. Posteriormente, são apresentados os parâmetros elétricos básicos normalmente utilizados para caracterizar um transistor MOS e que serão figuras de mérito neste trabalho, incluindo tensão de limiar, inclinação de sublimiar, mobilidade, parâmetros analógicos, efeitos de canal curto, efeitos quânticos observados em dispositivos nanométricos, como no caso de nanofios transistores, e influência da temperatura. A seção de conceitos fundamentais se encerra com duas alternativas tecnológicas que podem ser utilizadas para aumentar a mobilidade dos portadores em nanofios transistores e que estão presentes em alguns dos NWs estudados neste trabalho, sendo estas tensionamento mecânico e rotação do substrato. A seção 3 detalha as características do simulador utilizado, ao longo de todo o trabalho, para obter as simulações numéricas tridimensionais que deram suporte teórico e confirmaram as conclusões obtidas, experimentalmente, a partir das medidas elétricas. São descritos os modelos físicos utilizados nas simulações e as especificidades consideradas a fim de reproduzir as características reais dos nanofios transistores medidos, da melhor forma possível, de acordo com os efeitos físicos relevantes para a análise dos resultados. A seção 4 apresenta os resultados obtidos ao longo deste trabalho. Inicialmente, são estudados nanofios transistores não empilhados com porta Ω sem tensionamento mecânico. São extraídos os parâmetros analógicos destes transistores, considerando NWs tipo n (n-NW) e tipo p (p-NW) de canal longo e curto, em temperatura ambiente, variando a largura da aleta do transistor desde 9,5nm até 10µm, sendo que o de 10µm representa o comportamento de um 32 dispositivo quasi-planar. Para essas análises, as principais figuras de mérito são a transcondutância, condutância de saída, ganho intrínseco de tensão e tensão Early, obtidos com o NW operando em regime de saturação. Posteriormente, é realizado um estudo da linearidade dos n-NWs de porta Ω de canal longo, operando como amplificador de transistor único, em saturação, de 300 até 100K. A mobilidade e a resistência série também são extraídas e correlacionadas com os resultados obtidos. Um estudo da influência da polarização do substrato na mobilidade de nanofios transistores estreitos é realizado através de medidas e, principalmente, simulações numéricas tridimensionais. São avaliados cortes transversais do potencial eletrostático, campo elétrico e densidade de portadores para um vasto intervalo de polarização do substrato. Na seguinte subseção, é avaliada a influência da utilização de tensionamento mecânico em nanofios transistores não empilhados. São comparados resultados de características elétricas em temperatura ambiente e baixa temperatura para NWs com e sem tensionamento mecânico, tipo n e tipo p. Os n-NWs são fabricados em substrato sSOI, enquanto os p-NWs são fabricados com Silício-Germânio-Sobre-Isolante (SGOI). Para os n-NWs sSOI e SOI, é avaliada a influência do tensionamento mecânico do tipo tensivo nos parâmetros analógicos e na mobilidade dos portadores. Para os p-NWs SGOI e SOI, é avaliado o tensionamento mecânico do tipo compressivo na mobilidade dos portadores. Também são verificadas ondulações devido ao confinamento quântico nos NWs tensionados. A seguinte subseção de resultados estuda o comportamento de nanofios transistores empilhados com tensionamento mecânico, cuja caracterização elétrica requer a adaptação de alguns métodos presentes na literatura, devido às particularidades dessa tecnologia. São analisados transistores com diversas larguras e comprimentos de canal. São apresentados os métodos utilizados para extrair a espessura efetiva do óxido de porta e a largura real da aleta de silício. O comportamento dos NWs empilhados é avaliado através de parâmetros básicos e mobilidade. Através do uso da polarização de substrato, foi proposto um método para dissociar as contribuições de condução de cada um dos dois níveis dos nanofios empilhados. Foi verificada a dependência da mobilidade de baixo campo com a polarização de substrato em temperatura ambiente e até 150°C. Na seção 5, são sumarizadas as principais conclusões obtidas ao longo do trabalho e também apresentadas propostas para sua continuidade. 33 2 CONCEITOS FUNDAMENTAIS Esta seção apresenta uma revisão bibliográfica sobre transistores MOS fabricados na tecnologia Silício-Sobre-Isolante, com destaque para os benefícios da utilização desse tipo de substrato. Posteriormente, são discutidos os tipos de transistores de múltiplas portas que foram propostos ao longo das últimas décadas, seus benefícios e especificidades, com maiores detalhes para estruturas empilhadas. São destacados alguns parâmetros elétricos básicos que caracterizam esses transistores. Parâmetros utilizados para avaliação do comportamento analógico do transistor e conceitos sobre distorção harmônica e linearidade são introduzidos, juntamente com a descrição das figuras de mérito utilizadas para seu estudo e um método existente na literatura para sua extração. São apresentados os efeitos indesejáveis decorrentes da miniaturização, efeitos quânticos a que nanofios transistores estão sujeitos e uma introdução teórica sobre os efeitos da temperatura no comportamento do transistor. Para encerrar a seção, dois artifícios empregados para aumentar a mobilidade dos portadores são apresentados, sendo estes o tensionamento mecânico e a rotação do substrato. 2.1 TECNOLOGIA SOI A tecnologia SOI consiste na fabricação de lâminas em que o material semicondutor da região ativa é separado do substrato por uma camada de isolante. Apesar de apresentar algumas desvantagens em relação à tecnologia convencional (bulk), como maior efeito de auto aquecimento (YU et al., 2001) e maior custo de fabricação do wafer (GWENNAP, 2016), devido aos seus benefícios, a tecnologia SOI foi amplamente difundida na indústria da microeletrônica. Deste modo, o mercado alavancou a produção comercial em massa de lâminas SOI no final dos anos 90 (COLINGE, 2004a). Por exemplo, atualmente, a Global Foundries fabrica memórias com a tecnologia 22FDX, que consiste em transistores SOI que operam em aplicações de baixa potência (0,4V), enquanto a STMicroelectronics e a NXP Semiconductors fabricam microcontroladores para a indústria automotiva também utilizando a tecnologia SOI (ARUNA, 2016; CLARKE, 2016; SAYS, 2018). A Figura 1 apresenta o perfil transversal de um transistor tipo Metal-Óxido- Semicondutor de efeito de campo (Metal-Oxide-Semiconductor Field-Effect Transistor – MOSFET), o qual constitui o maior grupo de componentes fabricados em lâmina SOI (COLINGE, 2000). Na Figura 1, é possível distinguir duas camadas de silício separadas pelo isolante que caracteriza a tecnologia SOI. A primeira, de espessura tSi, define a região ativa do 34 transistor, dividida em fonte, canal e dreno, enquanto a segunda, o substrato, proporciona sustentação mecânica para a estrutura. O comprimento do canal do transistor é definido pela letra L. A camada de óxido de porta, de espessura tox, e a camada de silício dopada formam a primeira interface da estrutura. Essa mesma camada de silício e o óxido enterrado, de espessura tBOX, formam a segunda interface. A terceira interface é definida pelo óxido enterrado e o substrato. As camadas descritas compõem dois capacitores, o capacitor de porta e um formado pela estrutura substrato/óxido enterrado/silício. Como as regiões de fonte e dreno apresentam dopantes tipo n+, a Figura 1 retrata um nMOSFET (n-type Metal-Oxide- Semiconductor Field-Effect Transistor). Figura 1 – Perfil transversal de um SOI nMOSFET. Fonte: Autor Entre as vantagens da tecnologia SOI sobre a tecnologia MOS convencional, é possível destacar a redução de capacitâncias parasitárias, aumento da densidade de integração, eliminação do efeito tiristor parasitário e maior resistência à radiação (COLINGE, 2004a). É possível compreender algumas dessas vantagens através da Figura 2, que mostra duas estruturas CMOS fabricadas em tecnologia MOS convencional (A) e SOI (B). Figura 2 – Ilustrações de estruturas CMOS fabricadas em tecnologia MOS convencional (A) e em tecnologia SOI (B). (A) 35 (B) Fonte: Autor Diferentemente da estrutura SOI CMOS, a estrutura CMOS convencional apresenta pequenas áreas de implantação iônica embaixo do óxido de campo, as quais são necessárias para evitar a redução de dopantes do silício próximo ao óxido, que ocorre durante o processo de oxidação. Como são caracterizadas pelo aumento da concentração de dopantes em uma região de espessura pequena, essas implantações iônicas contribuem para o aumento de capacitâncias parasitárias. Adicionalmente, a espessura e a permissividade do óxido enterrado reduzem as capacitâncias de junção, aumentando a velocidade do circuito elétrico fabricado em lâmina SOI (COLINGE, 2004a). Também é possível observar, na Figura 2, que os transistores SOI não apresentam contato de corpo, diferentemente da estrutura CMOS convencional, e os transistores tipo p e tipo n são isolados de forma mais compacta, aumentando sua densidade de integração. Na estrutura CMOS convencional, o substrato do transistor tipo n e a cavidade do transistor tipo p estão em contato, interligando dois transistores bipolares parasitários, NPN e PNP. Quando um desses transistores é ativado, sua corrente de coletor ativa o outro transistor bipolar, desencadeando o efeito tiristor. Nos SOI MOSFETs essa estrutura parasitária é totalmente eliminada pela completa isolação dos diferentes dispositivos (COLINGE, 2004a). Além disso, como a região ativa está isolada do substrato, quando uma partícula ionizada atravessa uma lâmina SOI, os portadores gerados abaixo do óxido não interferem na operação do transistor, somente os portadores gerados na região ativa. Por outro lado, no transistor MOS convencional, todos os portadores gerados na região afetada pela radiação podem influenciar no comportamento do dispositivo (SCHWANK et al., 2003). Devido à maior robustez contra os efeitos da radiação, recentemente, a Space Exploration Technologies Corporation (SpaceX) anunciou um contrato com a STMicroelectronics para utilização de microcontroladores fabricados com tecnologia SOI (MAROUANI, 2016). Transistores SOI também auxiliam na redução de efeitos de canal curto, os quais serão detalhados na seção 2.3.5. 36 De acordo com a física de seu funcionamento, os transistores SOI podem ser classificados em modo inversão (ou modo enriquecimento) e modo acumulação. Todos os transistores estudados ao longo deste trabalho são modo inversão. Transistores SOI modo inversão apresentam tipos de dopantes opostos nas regiões de fonte/dreno e canal, de modo que nMOSFETs possuem regiões de fonte e dreno dopados com impurezas tipo n e canal dopado com impurezas tipo p, como na Figura 1. De maneira análoga, pMOSFETs (p-type Metal-Oxide-Semiconductor Field-Effect Transistor) modo inversão possuem fonte/dreno dopados com impurezas tipo p e canal dopado com impurezas tipo n. Essas estruturas são denominadas modo inversão porque é necessário inverter o tipo de portador na região do canal para que haja conexão entre as regiões de fonte e dreno e, consequentemente, fluxo expressivo de corrente elétrica comparado à corrente de fuga obtida no estado desligado. Transistores modo inversão são classificados em três tipos, dependendo da relação entre as espessuras da camada de silício e da região máxima de depleção (dmáx), definida pela equação (1) (COLINGE, 2004a). dmáx=√ 4εSiϕF qNA (1) Si é a permissividade elétrica do silício, ϕF é o potencial de Fermi, expresso por        i A F n Nln. q T.k , k é a constante de Boltzmann, q é a carga elementar do elétron, T é temperatura absoluta, NA é a concentração de impurezas aceitadoras do substrato e ni é a concentração intrínseca de portadores (SZE; NG, 2007). Quando a camada de silício é maior do que o dobro da depleção máxima (tSi > 2dmáx), não há interação entre as regiões de depleção induzidas na primeira e segunda interfaces, que são separadas por uma região neutra. Neste caso, em que a região de depleção jamais ocupará toda a camada de silício, o transistor é denominado parcialmente depletado (Partially Depleted – PD), ou de camada espessa, e, caso exista contato de corpo e este estiver aterrado, seu comportamento é idêntico ao de transistores MOS convencionais. Este tipo de transistor SOI foi o primeiro adotado pelas indústrias. Quando tSi < dmáx, os transistores são totalmente depletados (Fully Depleted – FD), ou de camada fina, e a camada de silício apresenta depleção completa, independentemente da tensão de substrato. Neste caso, são obtidas as melhores características elétricas do SOI MOSFET modo inversão, como, por exemplo, maior mobilidade, menor inclinação de 37 sublimiar, maior corrente de saturação, menor efeito de canal curto, entre outras (COLINGE, 2004a). As melhores características elétricas dos transistores FD SOI dependem não somente da espessura da camada de silício, mas também de sua uniformidade. Por exemplo, a tecnologia de processo de fabricação da Soitec possibilita a obtenção de lâminas FD SOI com tSi de até 12nm e uniformidade de +/-1Å, as quais permitem uma melhora de 50% na velocidade de resposta do chip em comparação com a tecnologia bulk (SOITEC, 2016). O alto controle do processo de fabricação de lâminas FD SOI e as melhores características elétricas dessa tecnologia levaram transistores FD SOI com camadas de silício tipicamente inferiores a 20nm a serem amplamente utilizados na indústria (ARUNA, 2016; GWENNAP, 2016; SAYS, 2018). Todos os transistores estudados ao longo deste trabalho foram fabricados a partir de lâminas FD SOI. Quando dmáx < tSi < 2dmáx, o transistor é quasi-totalmente depletado (Near Fully Depleted – NFD), ou de camada média, e pode se comportar como PD ou FD SOI, dependendo das condições de polarização do substrato. 2.2 TRANSISTORES DE MÚLTIPLAS PORTAS Conforme será detalhado na seção 2.3.5, os efeitos de canal curto representam um grande desafio para a indústria de semicondutores, pois a degradação obtida nas características elétricas do transistor pode torná-lo não funcional para a aplicação desejada. Por ser de grande importância para a continuação da tecnologia CMOS, a redução das dimensões dos transistores motivou o desenvolvimento de diversas estruturas alternativas à tecnologia MOS planar. Transistores de múltiplas portas foram propostos para aumentar o controle eletrostático da porta e reduzir os efeitos de canal curto, o que ocorre através da redução da influência das linhas de campo elétrico provenientes do dreno sobre o canal e aumento da integridade eletrostática. Com a melhora do controle das cargas na região do canal, as estruturas de múltiplas portas permitem maior escalamento dos transistores, isto é, é possível que estes operem sem degradação com comprimentos de canal mais curtos, em relação aos transistores MOS de porta simples (COLINGE, 2008). O primeiro transistor de múltiplas portas proposto foi um transistor de porta dupla, denominado XMOS, em 1984 (SEKIGAWA; HAYASHI, 1984). No entanto, somente em 1989, foi fabricado o primeiro transistor SOI de porta dupla, denominado DELTA 38 (HISAMOTO et al., 1989), de características similares ao FinFET, proposto dez anos depois (HISAMOTO et al., 2000; HUANG et al., 1999; YU et al., 2002). Similar ao transistor DELTA, o FinFET é composto por uma aleta de silício estreita e alta, denominada finger, leg ou fin. Como representado na Figura 3, o FinFET apresenta uma camada de dielétrico espessa no topo da aleta de silício, denominada hard mask, para evitar a formação de canais de condução parasitas nos cantos superiores (POLJAK; JOVANOVIC; SULIGOJ, 2009; XIONG; PARK; COLINGE, 2003). A camada hard mask possui espessura tox,top, a espessura do óxido de porta é tox,lat, a largura e altura do fin são WFIN e HFIN, respectivamente. Reduzindo tox,top, a porta superior passa a influenciar as cargas na região do canal e, quando tox,top = tox,lat, o transistor passa a se comportar como FinFET de porta tripla (HISAMOTO et al., 2000). Figura 3 – Perspectiva (A) e vista frontal (B) de um SOI FinFET. (A) (B) Fonte: Autor O FinFET de porta tripla ou Trigate consiste em uma ilha de silício em que o óxido de porta apresenta espessura constante (tox), envolvendo os três lados da estrutura, como representado na Figura 4. Essa estrutura é comercializada em processadores da Intel, em substratos tipo bulk, desde 2011 (INTEL CORPORATION, 2011). 39 Figura 4 – Perspectiva (A) e vista frontal (B) de um MOSFET de porta tripla. (A) (B) Fonte: Autor Estruturas com mais de três portas foram propostas para aumentar, não somente o controle eletrostático, mas também o nível de corrente elétrica do transistor, como, por exemplo, transistor com porta Ω (BARRAUD et al., 2012; COQUAND et al., 2012b; YANG et al., 2002) e Gate-All-Around (GAA) ou dispositivo de porta circundante (BANGSARUNTIP et al., 2009; COLINGE et al., 1990). A Figura 5 apresenta a perspectiva (A) e a vista frontal (B) de um transistor MOS de porta Ω, em que não somente as duas superfícies laterais e a do topo da aleta estão envoltas pela porta, como no caso dos transistores de porta tripla, mas também uma porção da superfície da base do MOSFET. A Figura 6 mostra perspectiva (A) e vista frontal (B) de um MOSFET de porta circundante, em que a porta envolve todos os quatro lados da aleta do transistor. Figura 5 – Perspectiva (A) e vista frontal (B) de um MOSFET de porta Ω. (A) (B) Fonte: Autor 40 Figura 6 – Perspectiva (A) e vista frontal (B) de um MOSFET de porta circundante. (A) (B) Fonte: Autor De modo simplificado, o nível de corrente elétrica do transistor pode ser considerado proporcional à largura efetiva de porta (Weff). Transistores de porta dupla possuem Weff = 2HFIN, transistores de porta tripla possuem Weff = 2HFIN + WFIN e transistores de porta circundante apresentam Weff = 2HFIN + 2WFIN. Na prática, como será discutido na seção 2.4.2, a mobilidade dos portadores na camada de inversão depende da orientação cristalográfica do canal (LANDGRAF et al., 2006), ou seja, a mobilidade dos portadores que fluem nas superfícies horizontais e verticais não é a mesma (SUBRAMANIAN et al., 2007). Embora a corrente elétrica não siga exatamente uma relação de proporção com o número de portas do transistor, essa aproximação permite estimar o ganho de corrente que pode ser obtido, aumentando a quantidade de portas do transistor. Para permitir um bom controle eletrostático do canal, transistores de múltiplas portas, normalmente, apresentam dimensões nanométricas de WFIN e HFIN, ou seja, um único transistor de múltiplas portas possui Weff muito pequeno e oferece um nível muito baixo de corrente elétrica, em comparação a MOSFETs planares. Para resolver esse problema, diversos transistores de múltiplas portas podem ser associados em paralelo, criando uma estrutura denominada multi-fins ou multi-dedos (COLINGE, 2008). A Figura 7 mostra como é possível arranjar MOSFETs de porta tripla para compor a estrutura final, cujo período, P (também conhecido como fin pitch), delimita a distância entre o início de dois transistores consecutivos. 41 Figura 7 – Esquema de estrutura multi-dedos de MOSFETs de porta tripla com indicações de dimensões notáveis. Fonte: Autor Considerando uma estrutura multi-fins e um MOSFET planar, cujos layouts possuam a mesma área, como indicado na Figura 8, é possível determinar os valores do período e das dimensões de WFIN e HFIN para que a estrutura multi-fins seja vantajosa, em relação ao MOSFET planar. Sendo IDS0 a corrente do transistor planar da Figura 8.B e IDfin a corrente de um único fin da estrutura da Figura 8.A, considerando a mesma mobilidade no topo e nas laterais, é estabelecida a seguinte relação: IDfin ≥ IDS0Weff P (2) Figura 8 – Layout de estrutura multi-dedos de MOSFETs de porta tripla (A) e layout de MOSFET planar de porta única (B). (A) (B) Fonte: Autor 42 Com a redução das dimensões de WFIN e HFIN para valores inferiores a algumas dezenas de nanômetros, surgiu uma nova estrutura de múltiplas portas, denominada nanofio (COLINGE; GREER, 2016). Nanofios transistores demonstraram alta imunidade aos efeitos de canal curto e excelente comportamento para aplicações digitais, devido ao seu acoplamento eletrostático (COQUAND et al., 2012a, 2013a; KOYAMA et al., 2012). Considerado um dos dispositivos mais promissores para a implementação de futuros nós tecnológicos, nanofios transistores com dimensões reduzidas até 5nm se tornaram alvo de investigação e objeto de grande interesse (DESHPANDE et al., 2012). Para aumentar a densidade de integração, é possível fabricar nanofios transistores de porta circundante com canal vertical, como representado na Figura 9 (PAN et al., 2015; ROZEAU et al., 2016). No entanto, estes dispositivos apresentam algumas desvantagens em relação aos NWs de canal horizontal, como maior dificuldade no processo de fabricação para implantação de dopantes nas regiões de fonte e dreno, menor uniformidade da espessura da camada de silício ao longo do comprimento do canal e maior densidade de armadilhas de interface relacionadas à qualidade das superfícies laterais (MIKOLAJICK; WEBER, 2015; SALEM et al., 2014). Estes problemas podem ser evitados através do uso de técnicas de empilhamento vertical de estruturas horizontais, as quais também consistem em alternativas para aumentar a corrente elétrica por unidade de área em transistores nanométricos e serão detalhadas na seção a seguir. Figura 9 – Perspectiva de um nanofio transistor GAA de canal vertical. Fonte: Autor 43 2.2.1 Empilhamento de estruturas O desenvolvimento de novas técnicas de processo de fabricação, bem como o aperfeiçoamento e controle de técnicas já existentes, permitiu o início da integração de dispositivos na terceira dimensão, vertical em relação ao plano do wafer (ERNST et al., 2006). O processo de integração 3D iniciou-se há pouco mais de uma década e consiste no empilhamento de canais de transistores (beam stacked-channels), com objetivo de aumentar a densidade de integração dos dispositivos e, assim, aumentar a densidade de corrente por unidade de área (COLINGE, 2008). As estruturas a serem empilhadas podem ser MOSFETs planares (DESHPANDE et al., 2015) ou de múltiplas portas (BANSAL et al., 2016; DUPRE et al., 2008). Com o aperfeiçoamento de etapas de corrosão seletivas de camadas de Si e SiGe (CAUBET et al., 2006), foi possível fabricar estruturas como a da Figura 10.A, que consiste em uma imagem, obtida pelo TEM (Transmission Electron Microscopy – Microscópio Eletrônico de Transmissão), de um conjunto de nanofios transistores de porta circundante empilhados em três níveis (DUPRE et al., 2008). Representações esquemáticas da vista frontal (B) e da perspectiva (C) dos nanofios transistores empilhados também são mostradas na Figura 10. Apesar de apresentarem excelente controle eletrostático, alta imunidade aos efeitos de canal curto e aumento da corrente elétrica por unidade de área, devido ao seu processo de fabricação recente e, portanto, não otimizado, a implementação de nanofios transistores empilhados possui diversos desafios, como a redução da resistência série, que pode se agravar em estruturas 3D (BERNARD et al., 2007), redução de capacitâncias parasitárias entre porta e fonte/dreno (LACORD et al., 2016), entre outros problemas que podem surgir durante o processo de fabricação (ERNST et al., 2006; WOSTYN et al., 2015). 44 Figura 10 – Imagem de TEM (A), representação esquemática da vista frontal (B) e perspectiva (C) de nanofios transistores empilhados. (A) (B) (C) Fonte: Dupré et al., 2008, p. 1 (A) e autor (B) e (C) A Figura 11 apresenta dois problemas de fabricação que podem ocorrer em estruturas empilhadas. As figuras A e B ilustram o caso que ocorre quando se deseja fabricar transistores empilhados com largura do fin maior do que algumas dezenas de nanômetros e a corrosão da camada sacrificial de SiGe não é completa, o que traz imprecisões na determinação das dimensões da largura efetiva de porta e adiciona conduções parasitas à estrutura (BARRAUD et al., 2016). As figuras C e B mostram um fenômeno denominado zipping, que ocorre quando se deseja fabricar transistores empilhados com comprimento de canal maior do que uma centena de nanômetros e o canal do nível de baixo não possui sustentação mecânica para suportar o peso do canal do nível de cima (ERNST et al., 2006). Figura 11 – Imagens de TEM de defeitos de fabricação que podem ocorrer em transistores empilhados largos (A) e longos (C) e respectivas representações esquemáticas (B) e (D). (A) (B) 45 (C) (D) Fonte: Barraud et al., 2016, p. 3 (A), autor (B), Ernst et al., 2006, p. 3 (C) e autor (D) A fim de solucionar o problema das capacitâncias parasitárias e da redução da mobilidade de portadores em transistores de múltiplas portas, uma estrutura de nanofios transistores empilhados com espaçadores internos e SiGe na região de fonte e dreno foi proposta em 2016 (BARRAUD et al., 2016; ROZEAU et al., 2016). Esses transistores avançados são objeto de estudo deste trabalho e serão detalhados na seção 4.3. Outra tecnologia de empilhamento de estruturas é a CMOS sobre CMOS, que foi desenvolvida recentemente e tem chamado a atenção da indústria de semicondutores por seus resultados promissores referentes ao aumento da densidade de integração (BRUNET et al., 2016; TRIANTOPOULOS et al., 2017). Também conhecida por tecnologia CoolCubeTM, consiste no empilhamento de dois níveis de dispositivos planares, como observado na Figura 12. Devido à sua alta complexidade, apresenta como desafios o alinhamento das estruturas e integração de interconexões (BRUNET et al., 2016). Figura 12 – Imagem de TEM (A) e representação esquemática (B) de tecnologia CMOS sobre CMOS. (A) (B) Fonte: Triantopoulos et al., 2017, p. 3 (A) e autor (B) 46 2.3 CARACTERÍSTICAS ELÉTRICAS BÁSICAS Esta seção apresenta definições da literatura para os principais parâmetros que determinam as características elétricas de um transistor, como tensão de limiar, inclinação de sublimiar, mobilidade e parâmetros analógicos. Adicionalmente, serão discutidos os efeitos de canal curto, efeitos quânticos e influência da temperatura. 2.3.1 Tensão de limiar (VTH) A tensão de limiar (VTH) é o parâmetro utilizado para definir o potencial aplicado entre a porta e a fonte (VGS) necessário para levar o transistor da inversão fraca para a inversão forte (ORTIZ-CONDE et al., 2002), comumente determinada quando o potencial de superfície do transistor é igual a 2ϕF, para transistores MOS planares (COLINGE, 2004a). Existem diversos métodos na literatura que definem os níveis de corrente de dreno (IDS) necessários para caracterizar a inversão como forte e, portanto, permitir a extração de VTH, como, por exemplo, através da igualdade entre as correntes de deriva e difusão (ORTIZ- CONDE et al., 2002). Com a redução das dimensões dos transistores, a flutuação da concentração de dopantes no canal se tornou um problema crítico, de modo que o uso de transistores não dopados ganhou força em estruturas de múltiplas portas de escala nanométrica (WONG; TAUR, 1993). Além disso, no caso de transistores de porta tripla, altas concentrações de dopantes na região do canal levam a conduções parasitárias nos cantos e, portanto, indesejáveis múltiplas tensões de limiar podem ser observadas (XIONG; PARK; COLINGE, 2003). Quando a concentração de dopantes no canal é muito próxima ou igual à intrínseca, a relação entre o início da condução e 2ϕF, utilizada no cálculo de VTH para transistores MOS planares, não é mais válida, pois um nível elevado de corrente é observado já em inversão fraca (FRANCIS et al., 1994; SÁNCHEZ; ORTIZ-CONDE; MUCI, 2006). Dessa forma, outros métodos para definir a tensão de limiar foram desenvolvidos para esses dispositivos. Por exemplo, a equação (3) foi proposta por (POIROUX et al., 2005) para descrever VTH de transistores de porta dupla com concentração de dopantes intrínseca, como, por exemplo, FinFETs (Fin Field Effect Transistor). Essa equação é obtida a partir da suposição de que a capacitância de depleção de FD SOI MOSFETs é desprezível, então a capacitância de inversão é igual à capacitância de porta. 47 VTH = ϕmi + kT q ln ( 2CoxkT q2nitSi ) + π2ℏ2 2q m*tSi 2 (3) Cox = εox/tox é a capacitância de porta por unidade de área, ϕmi é a diferença de função trabalho entre a porta e o silício intrínseco, m* é a massa efetiva de confinamento do portador na direção transversal e ћ é a constante de Planck normalizada. No caso de transistores que apresentam portas verticais, como FinFETs, tSi indica a espessura de silício entre as duas portas, ou seja, a largura da aleta que forma o canal do transistor. O último termo da equação (3) descreve efeitos de confinamento quântico que serão detalhados na seção 2.3.6. É válido observar que essa equação descreve o aumento de VTH com a redução da largura da aleta do transistor, o que ocorre devido ao aumento do potencial no interior de estruturas estreitas. Para obter valores adequados de VTH em transistores com o canal não dopado, é necessário o uso de materiais de porta cujo nível de Fermi seja igual ao nível de energia intrínseco do silício, isto é, materiais cuja função trabalho seja próxima de 4,61eV, que também corresponde à função trabalho do silício intrínseco (COLINGE, 2004a). O uso de materiais midgap, como são denominados, permite obter valores de tensão de limiar simétricos para transistores tipo p e tipo n. Exemplos de materiais midgap amplamente utilizados na fabricação de transistores não dopados são o nitreto de titânio (TiN) e o tungstênio (W) (COLINGE, 2004a; KOUVATSOS et al., 2003). 2.3.2 Inclinação de sublimiar (S) A inclinação de sublimiar (S) representa a eficiência de chaveamento do dispositivo e é definida pela equação (4), indicando a variação de VGS em relação à variação do logaritmo de IDS, quando são aplicadas tensões inferiores a VTH (COLINGE; COLINGE, 2005). S = ∂VGS ∂(logIDS) (4) A partir da expressão da corrente de difusão, mecanismo predominante na região de sublimiar de transistores MOS (SZE; NG, 2007), é possível obter a equação (5), que depende apenas da temperatura e do fator de corpo (n) (BREWS, 1979). S = n k T q ln(10) (5) O limite teórico para a inclinação de sublimiar é obtido quando o fator de corpo é unitário. Neste caso, em temperatura ambiente (300K), S vale, aproximadamente, 60mV/dec. Quanto melhor o acoplamento capacitivo do transistor, mais próximo da unidade é o fator de 48 corpo. Assim, transistores de múltiplas portas possuem fator de corpo próximo da unidade devido ao alto acoplamento capacitivo, e, consequentemente, inclinação de sublimiar próxima do limite teórico (AKARVARDAR et al., 2007a). 2.3.3 Mobilidade (µ) A mobilidade (µ) é o parâmetro que quantifica o movimento dos portadores dentro de um determinado material, relacionando a velocidade de deriva (v) com a qual os portadores fluem e o campo elétrico aplicado. Os fatores que definem a mobilidade dos portadores dentro de um semicondutor são as características do material, campo elétrico e temperatura. A máxima mobilidade que os portadores podem atingir é denominada mobilidade de baixo campo (µ0), pois não contabiliza a influência do campo elétrico e depende apenas do material e da temperatura. A mobilidade de baixo campo é definida a partir de quatro mecanismos principais de espalhamento: fônons, impurezas ionizadas, impurezas neutras e portador-portador. Esses mecanismos de degradação e respectivos modelos na literatura utilizados para defini-los serão apresentados a seguir. Os efeitos da temperatura sobre a mobilidade dos portadores serão detalhados na seção 2.3.7. O mecanismo de espalhamento por fônons ocorre devido à inter